Уменьшение аппаратурных затрат в устройстве управления с разделением кодов

Abstract

Запропоновано метод зменшення апаратурних витрат у логічній схемі композиційного мікропрограмного пристрою керування при реалізації на CPLD. Метод базується на наявності псевдоеквівалентних операторних лінійних ланцюгів, великого коефіцієнта об’єднання за входом у макрочарунок PAL та вільних виходів вбудованих блоків пам’яті мікросхем ПЛІС. Наведено приклад використання запропонованого методу. Проведені дослідження показали, що метод зменшує апаратурні витрати до 30 %.

A method for reducing hardware expenses in compositional microprogram control unit and CPLD chips is proposed. This method is based on the use of pseudoequivalent operational linear chains, wide fan-in of PAL macrocells and existence of free outputs of embedded memory block in CPLD chips. An example of applying the method is given. It is shown that the method reduces hardware expenses to 30%.