Минимизация площади заказных СБИС на этапе топологического проектирования цифровых схем

Abstract

Рассмотрена проблема топологической оптимизации заказных СБИС. Подход заключается в разбиении задачи на две взаимосвязанные подзадачи, решение которых позволяет минимизировать площадь цифровой схемой на кристалле СБИС, занимаемой каждым из блоков цифровой схемы, имеющих регулярную структуру, и путем эффективного размещения макроэлементов.

The problem of the topology optimization of custom VLSI is considered. The approach consists in dividing the problem into two interrelated subproblems, whose solution allows to minimize the area of a digital circuit on a VLSI, occupied by each block of the digital circuits with a regular structure, and by efficient macroelements’ placement.

Розглянуто проблему топологічної оптимізації замовних НВІС. Підхід полягає в розбитті задачі на дві взаємопов'язані підзадачі, розв’язання яких дозволяє мінімізувати площу цифрової схеми на кристалі НВІС, яка зайнята кожним з блоків цифрової схеми, які мають регулярну структуру, і шляхом ефективного розміщення макроелементів.