Оптимізація композиційного мікропрограмного пристрою управління з елементарними ланцюгами

Abstract

Запропоновано метод зменшення апаратурних витрат у схемі композиційного мікропрограмного пристрою управління (КМПУ), що реалізується в базисі FPGA. Метод заснований на перетворенні адрес мікрокоманд на коди виходів елементарних лінійних операторних ланцюгів (ЕЛОЛ). Для оптимізації схеми КМПУ множина ЕЛОЛ розбивається на класи. Розбиття здійснюється так, що блок адресації мікрокоманд має точно два рівня елементів табличного типу. Пам'ять управління КМПУ реалізується на вбудованих блоках пам'яті. У роботі розглянуто приклад синтезу схеми КМПУ і виконано аналіз запропонованого методу.

Purpose. The main goal of this work is to reduce hardware costs and power consumption of control units of digital systems taking into account the features of the element base of the control unit and rational organization of addressing microinstructions. FPGA (field-programmable logic array) microcircuits, widely used for the implementation of modern digital systems, were chosen as an elementary basis. Results. The paper proposes a method for optimizing the circuit of the microinstruction addressing unit based on splitting the set of outputs of elementary linear operator circuits, which is based on the idea of double coding of states. The proposed method, under certain conditions, makes it possible to reduce the number of levels in microinstruction addressing circuit to two.