Наукова електронна бібліотека
періодичних видань НАН України
періодичних видань НАН України
Оптимизация логической схемы автомата Мура на CPLD
Репозиторій DSpace/Manakin
JavaScript is disabled for your browser. Some features of this site may not work without it.
| dc.contributor.author | Баркалов, А.А. | |
| dc.contributor.author | Матвиенко, А.В. | |
| dc.contributor.author | Цололо, С.А. | |
| dc.date.accessioned | 2010-03-04T14:23:50Z | |
| dc.date.available | 2010-03-04T14:23:50Z | |
| dc.date.issued | 2007 | |
| dc.identifier.citation | Оптимизация логической схемы автомата Мура на CPLD / А.А. Баркалов, А.В. Матвиенко, С.А. Цололо // Комп’ютерні засоби, мережі та системи. — 2007. — № 6. — С. 46-51. — Бібліогр.: 10 назв. — рос. | uk_UA |
| dc.identifier.issn | 1817-9908 | |
| dc.identifier.uri | http://dspace.nbuv.gov.ua/handle/123456789/6473 | |
| dc.description.abstract | Предлагается метод уменьшения числа макроячеек PAL в логической схеме микропрограммного автомата Мура. Метод основан на использовании свободных выходов встроенных блоков памяти для представления кодов классов псевдоэквивалентных состояний. Предлагаемый подход позволяет уменьшить аппаратурные затраты без уменьшения призводительности цифровой системы. | uk_UA |
| dc.description.abstract | Method of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the codes of the classes of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance. | uk_UA |
| dc.language.iso | ru | uk_UA |
| dc.publisher | Інститут кібернетики ім. В.М. Глушкова НАН України | uk_UA |
| dc.title | Оптимизация логической схемы автомата Мура на CPLD | uk_UA |
| dc.title.alternative | Optimization of logic circuit of Moore FSM on CPLD | uk_UA |
| dc.type | Article | uk_UA |
| dc.status | published earlier | uk_UA |
| dc.identifier.udc | 681.324 |
