Оптимізація структурних рішень комбінаційних суматорів згідно критеріїв мінімальної часової, апаратної та структурної складності

Abstract

Запропонована структура суматора з прискореним переносом для виконання операції додавання двійкових чисел у базисі Радемахера. Виконано мікроелектронну реалізацію запропонованого суматора з прискореним переносом на ПЛІС. В результаті синтезу на ПЛІС відомого та запропонованого суматорів з прискореним переносом отримано характеристики складності, які співпадають з теоретичними розрахунками.

The proposed structure of the adder accelerated transition for adding operation binary numbers in the base Rademacher. Done Microelectronic implementation the proposed adder accelerated transition on the FPGA. Been received characteristics of complexity of the known and proposed adders with an accelerated transition by synthesis on FPGA.