Построение компактных тестов для функциональной верификации VHDL-описаний конечных автоматов

Abstract

Разработана программа, позволяющая по полученной в результате моделирования последовательности состояний автомата строить ориентированный граф переходов автомата и находить покрытие всех дуг. Входные тестовые наборы, соответствующие дугам, вошедшим в покрытие, будут образовывать тест для функциональной верификации.

Розроблено програму, яка дозволяє за отриманою в результаті моделювання послідовністю станів автомата будувати орієнтовний граф переходів автомата і знаходити покриття всіх дуг. Вхідні тестові набори, відповідні дугам, які увійшли в покриття, створюватимуть тест для функціональної верифікації.

A correct VHDL-description of a finite state machine (FSM) is given. It is necessary to construct a test Tsrc for functional verification by simulation that will check the performance of all the available transitions between internal states of the FSM. The selection of FSM internal states from VHDL-description and the construction of the transition graph is a nontrivial task. In fact, it is necessary to automate the process of constructing a mathematical model of FSM in form of graph of transitions by analysis VHDL-program of FSM. To solve the problem we suggest an approach for obtaining an approximate solution based on simulation of VHDL-description of the FSM on the pseudo-random test Tsrc; selection from the test Tsrc some test kits, which will be included in the target test Tres. A program that allows constructing a directed graph of FSM transitions and finding coverage of all arcs on the base of the simulation results is developed. The input test kits corresponding to the arcs, which are in the coverage, make a test for the functional verification. An experimental research of the method of constructing compact tests for the verification of VHDLmodels of FSM on standard examples is performed.