Уменьшение числа элементов табличного типа в схеме совмещенного микропрограммного автомата

Домашня сторінка
→
Фізико-технічні та математичні науки
→
Відділення інформатики
→
Комп’ютерні засоби, мережі та системи
→
Комп’ютерні засоби, мережі та системи, 2017
→
Комп’ютерні засоби, мережі та системи, 2017, № 16
→
Переглянути статтю

dc.contributor.author	Баркалов, А.А.
dc.contributor.author	Титаренко, Л.А.
dc.contributor.author	Визор, Я.Е.
dc.contributor.author	Матвиенко, А.В.
dc.date.accessioned	2018-03-23T19:27:13Z
dc.date.available	2018-03-23T19:27:13Z
dc.date.issued	2017
dc.identifier.citation	Уменьшение числа элементов табличного типа в схеме совмещенного микропрограммного автомата / А.А. Баркалов, Л.А. Титаренко, Я.Е. Визор, А.В. Матвиенко // Комп’ютерні засоби, мережі та системи. — 2017. — № 16. — С. 20-29. — Бібліогр.: 14 назв. — рос.	uk_UA
dc.identifier.issn	1817-9908
dc.identifier.uri	http://dspace.nbuv.gov.ua/handle/123456789/131506
dc.description.abstract	Предложен метод синтеза совмещенного микропрограммного автомата в базисе FPGA. Метод позволяет получить схему с минимальным числом элементов LUT.	uk_UA
dc.description.abstract	Запропоновано метод синтезу суміщеного мікропрограмного автомата на FPGA. Метод мінімізує число елементів LUT.	uk_UA
dc.description.abstract	A synthesis method is proposed for FPGA-based combined automat. The method allows obtaining a circuit with minimum number of LUTs. The optimization is achieved due to transformation of state codes into codes of classes of pseudoequivalent states. An example is given for application of the proposed method.	uk_UA
dc.language.iso	ru	uk_UA
dc.publisher	Інститут кібернетики ім. В.М. Глушкова НАН України	uk_UA
dc.relation.ispartof	Комп’ютерні засоби, мережі та системи
dc.title	Уменьшение числа элементов табличного типа в схеме совмещенного микропрограммного автомата	uk_UA
dc.title.alternative	Reducing number of LUTs of combined microprogram automat	uk_UA
dc.type	Article	uk_UA
dc.status	published earlier	uk_UA
dc.identifier.udc	004.274