Оптимизация логической схемы автомата Мура на CPLD

Домашня сторінка
→
Фізико-технічні та математичні науки
→
Відділення інформатики
→
Комп’ютерні засоби, мережі та системи
→
Комп’ютерні засоби, мережі та системи, 2007
→
Комп’ютерні засоби, мережі та системи, 2007, № 6
→
Переглянути статтю

Оптимизация логической схемы автомата Мура на CPLD

Баркалов, А.А. ; Матвиенко, А.В. ; Цололо, С.А.

Інші назви: Optimization of logic circuit of Moore FSM on CPLD

УДК: 681.324

URI: http://dspace.nbuv.gov.ua/handle/123456789/6473

Посилання: Оптимизация логической схемы автомата Мура на CPLD / А.А. Баркалов, А.В. Матвиенко, С.А. Цололо // Комп’ютерні засоби, мережі та системи. — 2007. — № 6. — С. 46-51. — Бібліогр.: 10 назв. — рос.

Дата: 2007

Завантажень: 470

Оптимизация логической схемы автомата Мура на CPLD

Анотація:

Предлагается метод уменьшения числа макроячеек PAL в логической схеме микропрограммного автомата Мура. Метод основан на использовании свободных выходов встроенных блоков памяти для представления кодов классов псевдоэквивалентных состояний. Предлагаемый подход позволяет уменьшить аппаратурные затраты без уменьшения призводительности цифровой системы.

Method of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the codes of the classes of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance.

Показати повний запис статті